IBM: معالج Mainframe بمعمارية ثنائية 2nm وتردد 5.7 GHz

مقدمة تحليلية

كشفت IBM في مؤتمر Hot Chips 2026، بتاريخ 24 أغسطس 2026، عن معالجها الجديد للذكاء الاصطناعي الخاص بأجهزة المين فريم، الذي يمثل نقطة تحول تقنية جوهرية. للمرة الأولى، يدمج هذا المعالج نواة ثنائية المعمارية قادرة على التنفيذ الأصلي لتعليمات ARM (AArch64) و z/Architecture ضمن نفس الوحدة المركزية. تعمل جميع نوى المعالج عند تردد أساسي يبلغ 5.7 GHz، وهو مبني على عقدة تصنيع متطورة 2nm، ويضم 11 نواة. هذا الابتكار، الذي انبثق عن تعاون استراتيجي أُعلن عنه في أبريل بين IBM و Arm، يهدف إلى معالجة الفجوة المتزايدة بين التطور السريع للبرمجيات، خاصة في مجال الذكاء الاصطناعي، والبيئات المغلقة نسبياً لأجهزة المين فريم.

تُظهر البيانات أن هذه الخطوة ضرورية لتمكين المؤسسات الكبرى، من بنوك وحكومات، من توحيد عمليات نشر التطبيقات، والتخلص من الحاجة إلى بنى تحتية منفصلة لخوادم Arm/x86 وأجهزة المين فريم التقليدية لأغراض مختلفة. إنه استثمار مباشر لضمان استمرارية قدرة المين فريم على استضافة أحمال العمل الأكثر حداثة وحيوية للمؤسسات اليوم، وفي الوقت ذاته، الحفاظ على مستوى الموثوقية والأمان الذي تتطلبه هذه الأنظمة الحرجة. المعالج الجديد هو رد مباشر على مطالب السوق بدمج قدرات الذكاء الاصطناعي المتقدمة مباشرة في البنية التحتية الأساسية.

التحليل التقني

لا يعتمد نهج IBM على معالج مركزي غير متجانس يضم نوى Arm منفصلة ضمن نفس الشريحة، بل تم تصميم نواة قادرة على تنفيذ تعليمات z/Architecture أو AArch64، مع إمكانية التبديل ديناميكياً «في غضون نانوثوانٍ». وفقاً للشركة، هذا هو أول معالج يعامل كلاً من مجموعات التعليمات (ISAs) كـ«مواطنين من الدرجة الأولى». لدعم تعليمات AArch64، تعتمد IBM على الآلة الافتراضية على مستوى Linux Kernel (KVM)، وهي نفس الآلية المستخدمة لدعم Linux على أجهزة Z mainframes. في المقابل، تتجاوز تعليمات z/Architecture القياسية KVM، مما يضمن أن موثوقية المين فريم لا تتأثر بزيادة دعم البرمجيات. تدعي IBM توافرية بنسبة 99.999999%، ما يعادل 0.032 ثانية فقط من وقت التوقف السنوي.

تأتي هذه الوحدة المركزية، المتوقع دمجها في أجهزة المين فريم z18، مزودة بـ 11 نواة عالية الأداء، مصنعة بتقنية 2nm، وتعمل بتردد أساسي قدره 5.7 GHz. يمثل ذلك تقدماً ملحوظاً مقارنة بمعالج Telum II الحالي من IBM، الذي قدم في عام 2024 بثماني نوى تعمل بتردد يصل إلى 5.5 GHz. يحافظ المعالج الجديد على ذاكرة التخزين المؤقت L2 الخاصة البالغة 36 MB، ويزيد من سعات ذاكرة التخزين المؤقت الافتراضية L3 إلى 432 MB و L4 إلى 3.5 GB. كما يحمل المعالج وحدات DPU مدمجة ومسرعات للأجهزة مخصصة للذكاء الاصطناعي والضغط والتشفير، على غرار Telum II. تدعم النواة الجديدة تعدد المهام المتزامن (simultaneous multithreading) لكلا مجموعتي التعليمات.

تعديلات النواة لدعم معماريتي Z و ARM

تركز جزء كبير من العمل على معالج IBM الجديد على تعديل النواة نفسها لدعم التنفيذ الأصلي لتعليمات AArch64. الشريحة تتضمن تطبيقاً كاملاً على مستوى الأجهزة لـ AArch64 v9.3 مع دعم Scalable Vector Extension (SVE)، وتدعم 2,792 تعليمة AArch64.

• في منطقة التنبؤ بالفرع (branch prediction)، تستخدم IBM تصميم Telum II الحالي دون تغييرات.
• في محرك الجلب (fetch engine)، تستفيد IBM من علامات التخزين المؤقت الافتراضية لجلب البيانات بسرعة وتجنب الحمل الزائد للترجمة.
• تم تطوير أدوات أتمتة لمعالجة ملفات XML الخاصة بـ ARM وفهم كيفية تحريك التعليمات عبر النواة، وهي أكبر منطقة توسع في السيليكون بالنواة لدعم فك تشفير تعليمات AArch64.
• في وحدة الإرسال (dispatch)، أعادت IBM استخدام إعادة تسمية السجلات للأغراض العامة في السجلات العامة الموزعة (banked general registers 16 إلى 31).
• في وحدات الحساب والتحميل/التخزين، يتم مشاركة الكثير من تدفق البيانات الرئيسي، مع تطبيق هياكل أجهزة جديدة لـ SVE وأنواع بيانات خاصة مثل FP16، بالإضافة إلى إعادة استخدام بعض وظائف CISC الموجودة مثل نسخ ومسح الذاكرة.
• محرك الترجمة (X-Late) يعيد استخدام Translation Lookaside Buffer (TLB) ولكنه يستفيد من آلية page walk جديدة.

إلى جانب المعالج، كشفت IBM عن مسرع الذكاء الاصطناعي من الجيل التالي، Spyre، في Hot Chips 2026. هذا المسرع أكثر قدرة بشكل كبير من سابقه، ويأتي بـ 16 نواة تتضمن تحسينات لتنسيقات بيانات الذكاء الاصطناعي الأحدث، بما في ذلك FP4/MXFP4. التغيير الأبرز يكمن في الذاكرة، حيث انتقلت IBM من LPDDR5 إلى HBM3e ذات السعة المنخفضة ولكن النطاق الترددي الأعلى بكثير. كل مسرع يأتي بـ 96 GB من ذاكرة HBM3e، موفراً نطاقاً ترددياً يصل إلى 4TB/s، وهو 20 ضعف ما يمكن أن توفره IBM باستخدام LPDDR5.

السياق وتأثير السوق

تتجه صناعة تطوير البرمجيات، خاصة في مجال الذكاء الاصطناعي، نحو معماريات x86 و/أو Arm، ما يترك أجهزة المين فريم معزولة ومجبرة على إيجاد حلولها الخاصة. على الرغم من أن IBM عملت على نقل هذه البرمجيات إلى s390x، إلا أن هذا ليس حلاً طويل الأمد. ذكرت Tina Tarquinio، كبيرة مسؤولي المنتجات في IBM لـ IBM Z و LinuxONE، لـ VentureBeat، أن الشركة «لن تكون قادرة أبداً على العمل معها كلها» (في إشارة إلى جميع حلول البرمجيات). يتيح نهج IBM الجديد للمعالج ذي المعمارية المزدوجة تنفيذ برمجيات Arm دون تعديلات، مما يسمح للآلات الافتراضية القائمة على Arm بالعمل كما لو كانت تعمل على سيليكون Arm أصلي، مما يعزز توحيد نشر التطبيقات.

يمثل هذا المعالج الجديد قفزة في الأداء مقارنة بمعالج Telum II السابق. يقدم 11 نواة مقابل 8 نوى، وتردداً أساسياً أعلى عند 5.7 GHz مقابل 5.5 GHz، بالإضافة إلى سعات أكبر لذاكرات التخزين المؤقت الافتراضية L3 (432 MB) و L4 (3.5 GB). كما أن الانتقال إلى HBM3e في المسرعات يرفع النطاق الترددي للذاكرة إلى 4TB/s، مما يمثل تحسناً بمقدار 20 ضعفاً مقارنة بـ LPDDR5، وهو أمر حاسم لأعباء عمل الذكاء الاصطناعي المكثفة. الهدف من هذه الخطوة هو تمكين العملاء من دمج أحمال عمل Arm الحديثة مع قدرات المين فريم الحرجة للمهام، والتي تعد أساساً لحركة البيانات الحيوية في المؤسسات المالية والحكومات. تهدف هذه الاستراتيجية إلى تقليل الاعتماد على خوادم منفصلة لمعالجة أعباء العمل المختلفة، مما يوفر تكاليف التشغيل ويقلل من تعقيدات البنية التحتية. تشحن IBM عادةً أجهزة مين فريم جديدة كل سنتين ونصف إلى ثلاث سنوات، حيث كشفت عن أجهزة z17 في عام 2024 في Hot Chips، مما يشير إلى أن هذا المعالج سيتبع جدولاً زمنياً مشابهاً.

رؤية Glitch4Techs

إن قرار IBM بدمج التنفيذ الأصلي لـ ARM و z/Architecture في نفس النواة هو خطوة استراتيجية حتمية للحفاظ على أهمية المين فريم في عصر الذكاء الاصطناعي. البيانات التقنية – عقدة 2nm، تردد 5.7 GHz، ودمج HBM3e بقدرة 4TB/s – تشير إلى استثمار حقيقي في الأداء. لكن، الزعم بأن كلا المعماريتين «مواطنان من الدرجة الأولى» يتطلب تدقيقاً. التنفيذ الأصلي لـ AArch64 عبر KVM، بينما تتجاوزه z/Architecture، يفرض طبقة تجريد إضافية على أحمال عمل ARM.

هذا التمايز المعماري قد يؤثر على الأداء الأمثل لـ ARM ويعكس حلاً وسطاً تكنولوجياً، لا تكافؤاً تاماً. الابتكار موجود، لكنه محاولة للتكيف مع واقع السوق بدلاً من إعادة تعريفه جذرياً؛ يبقى المين فريم منصة متخصصة ومكلفة، وهذا التطور لا يغير تلك الحقيقة الأساسية. يُظهر المعالج الجديد ضرورة الاستجابة لتطلعات السوق، لكن التنفيذ عبر KVM لأعباء عمل ARM يبقى نقطة ضعف محتملة فيما يتعلق بالكفاءة المطلقة مقارنة بالسيليكون المخصص. الحد الأقصى لسعة HBM3e البالغة 96 GB لكل مسرع، رغم كونها قفزة هائلة عن LPDDR5، قد لا تكون كافية دائماً لتدريب نماذج الذكاء الاصطناعي الأكبر والأكثر تعقيداً في المستقبل القريب.

وبالتالي، الحكم هو: تطور هندسي ضروري، لكن ليس ثورة جذرية تُنهي التمايزات المعمارية أو تُخفض تكاليف التشغيل. هو مجرد تمديد لعمر منتج متقادم نسبياً.