سامسونج تكشف خريطة طريق HBM ثلاثية المراحل بمعالجة متكاملة

مقدمة تحليلية

في 1 سبتمبر 2026، كشفت شركة سامسونج خلال مؤتمر Hot Chips 2026 عن خريطة طريق ثلاثية المراحل لتطوير ذاكرة النطاق الترددي العالي (HBM)، بهدف دمج المنطق والمعالجة داخل الذاكرة نفسها. تتوج هذه الخطة ببنية zHBM التي تُكدّس ذاكرة DRAM مباشرة فوق المعالج، متجاوزة الارتباط التقليدي عبر الموصل البيني 2.5D. يبدأ هذا التحول بنقل قاعدة HBM إلى عملية منطقية متقدمة بدلاً من تصنيعها على نفس عقدة عملية DRAM مثل الشرائح الأساسية. يمثل هذا التغيير الجوهري في التصميم، بدءاً من HBM4، نقلة نوعية تهدف إلى معالجة قيود النطاق الترددي والطاقة في أنظمة الذكاء الاصطناعي عالية الأداء التي تضغط على حدود التصنيع ومعالجة البيانات الحالية، مع وعد بزيادة كفاءة الأداء بنسبة تصل إلى 20% في بعض الجوانب.

التحليل التقني

تعتمد خريطة طريق سامسونج على تطور الشريحة الأساسية (base die)، التي كانت تُصنع تقليدياً على نفس عقدة عملية DRAM مثل شرائح الذاكرة الأساسية (C-dies). مع HBM4، حولت سامسونج تصنيع الشريحة الأساسية إلى عملية منطقية 4nm متقدمة. هذا النقل قلل استهلاك الطاقة وقلص مساحة القالب، مما منح سامسونج قطعة سيليكون أكثر قدرة بكثير من ذي قبل. تعمل هذه الشريحة المنطقية المتقدمة كأساس لتنفيذ استراتيجية من ثلاث مراحل لدمج الحوسبة في الذاكرة.

المرحلة 1: استصلاح مساحة XPU (cHBM)

تركز هذه المرحلة على استعادة مساحة المعالج (XPU) عن طريق نقل وظائف غير حوسبية إلى الشريحة الأساسية. تُعد واجهة HBM Physical Interface (PHY) هدفاً رئيسياً. تقترح سامسونج استبدال واجهة PHY التقليدية الكبيرة برابط D2D (die-to-die) أصغر بكثير. ففي شريحة HBM4 الأساسية التي تبلغ 11 × 12.8mm، تشغل واجهة PHY التقليدية أكثر من 8 × 4mm، بينما تبلغ كتلة D2D لـ cHBM حوالي 8.5 × 1.5mm، مع تقليص عمق القناة من 5.5mm إلى 2mm. يسهم ذلك في تقليص مساحة السيليكون اللازمة على المعالج أيضاً. لمعالجة مشكلات الكثافة الحرارية المتزايدة، تقدم سامسونج كتلة Heat Path Block (HPB) التي يمكنها خفض درجة الحرارة القصوى بأكثر من 35% عند تغطية أكثر من 50% من واجهة PHY. التغيير الأكبر هو نقل متحكم الذاكرة من XPU إلى الشريحة الأساسية المخصصة لـ HBM، والذي يمثل 5 إلى 10% من مساحة XPU ويمكن أن يؤدي إلى زيادة الأداء بنسبة 10-20% عند إعادة ملء هذه المساحة بالحوسبة. كما يمكّن هذا النقل مخطط إصلاح جديداً يعتمد على SRAM لإعادة توجيه العناوين المعيبة.

المرحلة 2: نظام فرعي للذاكرة الذكية (aHBM)

في هذه المرحلة، تقوم سامسونج بملء المساحة غير المستخدمة في الشريحة الأساسية بوظائف إضافية. يتضمن ذلك ميزات قياس عن بعد وموثوقية تشبه SoC، مثل مستشعرات الحرارة والجهد والعملية والتقادم، بالإضافة إلى أجهزة اختبار ذاتي أكثر تقدماً. تقترح الشركة أيضاً استخدام حافة الشريحة الأساسية لتوسيع الذاكرة مباشرةً، من خلال متحكمات وواجهات PHY مخصصة يمكنها ربط طبقة ثانوية من الذاكرة الخارجية (LPDDR أو HBM) مباشرةً بـ cHBM، متجاوزةً توسيع PCIe التقليدي لتوفير نطاق ترددي أعلى وزمن وصول أقل. أخيراً، تضيف هذه المرحلة عناصر معالجة (PEs) إلى الشريحة الأساسية نفسها، مما يفرغ العمليات المرتبطة بالذاكرة من XPU ويقلل حركة المرور عبر الموصل البيني واستنزاف طاقة I/O.

المرحلة 3: zHBM - حل 3D المتكامل

تمثل zHBM “الحل الأمثل” لسامسونج لزيادة النطاق الترددي تحت قيود الطاقة الصارمة للذكاء الاصطناعي المستقبلي. يلغي هذا المفهوم الترتيب التقليدي للمعالج و HBM جنباً إلى جنب عبر موصل بيني، حيث يجلس المعالج مباشرة تحت مكدس DRAM في بنية ثلاثية الأبعاد حقيقية. يتيح هذا التصميم استبدال واجهة PHY الطرفية الكبيرة بوحدات I/O موزعة عبر الشريحة، مما يختصر المسار المادي ويزيل الحاجة إلى واجهات HBM PHY و D2D التقليدية. وتُظهر توقعات سامسونج أن zHBM يمكن أن يخفض طاقة I/O بحوالي 70% مقارنة بـ HBM5. في مثال آخر، تُظهر النماذج زيادة النطاق الترددي لـ DRAM بمقدار 2.3X تقريباً مع تقليل طاقة الذاكرة بحوالي 100W مقارنة بنظام HBM4E رباعي المكدس. ومع ذلك، تبقى الحرارة تحدياً رئيسياً، حيث تستهدف سامسونج مكدسات zHBM بارتفاع أربع شرائح تقريباً، مقارنة بالتهيئة الممكنة في HBM التقليدية بارتفاع 12 أو 16 شريحة.

السياق وتأثير السوق

يمثل إعلان سامسونج في Hot Chips 2026 محاولة صارمة لمعالجة القيود المتزايدة في تصميم الذاكرة والمعالجات لجيل الذكاء الاصطناعي. تواجه بنية HBM الحالية، التي تتميز بنطاق ترددي يتراوح بين 1 و 5 TB/s من خلال 1,000 إلى 2,000 I/O تعمل بسرعة 8 إلى 16 Gbps لكل منها في HBM4، تحديات جمة في التوسع. صعوبة زيادة سرعة إشارة TSV أجبرت على إضافة المزيد من TSVs، مما يستهلك المساحة ويتطلب مسافات TSV أضيق. كما تزداد متطلبات PHY، حيث ضاعفت HBM4 عدد وحدات I/O للبيانات من 1,024 إلى 2,048 DQs. أما الطاقة، فتعد مشكلة أكبر، حيث يستمر إجمالي استهلاك HBM في الارتفاع أسرع من تحسن الطاقة لكل بت. هذه القيود تضغط بشكل خاص على مسرعات الذكاء الاصطناعي التي تلامس حدود مساحة القالب والوصلات البينية.

تتنافس سامسونج مباشرة مع البنى التقليدية لـ HBM من شركات مثل SK hynix و Micron، التي لا تزال تعتمد على الفصل بين الذاكرة والمعالج عبر موصلات بينية 2.5D. على سبيل المثال، ترى SK hynix أن الترابط الهجين لن يكون جاهزاً لـ HBM4E، بينما تحذر Micron من اتساع فجوة السيليكون بين HBM و DDR5. من خلال نقل الشريحة الأساسية إلى عملية منطقية 4nm، ثم دمج متحكم الذاكرة، ثم عناصر المعالجة، وصولاً إلى zHBM، تخطط سامسونج لتقديم نظام متكامل يقلل بشكل كبير من استهلاك طاقة I/O بنحو 70% مقارنة بـ HBM5 ويقدم زيادة 2.3X في النطاق الترددي لـ DRAM مع توفير 100W في الطاقة مقارنة بنظام HBM4E بأربع مكدسات. هذا التحول سيغير قواعد اللعبة، حيث كانت الشركات في السابق تعتمد على معالجات XPU بحجم أكبر لاستيعاب متحكمات الذاكرة. الآن، يمكن استعادة هذه المساحة لزيادة قوة الحوسبة الأساسية، مما يعني أداءً أعلى من نفس حجم الرقاقة. الانتقال من HBM4 التقليدية إلى zHBM يمثل نقلة من تجميع المكونات المنفصلة إلى بنية متجانسة تكسر حواجز الأداء والطاقة التي فرضتها الهندسة المعمارية السابقة.

رؤية Glitch4Techs

إن خريطة طريق سامسونج لـ HBM، والتي تبلغ ذروتها في zHBM، تمثل بياناً جريئاً يتجاهل التعديلات التدريجية لصالح إعادة هندسة جذرية. الوعود بخفض طاقة I/O بنسبة 70% وزيادة النطاق الترددي 2.3X مع توفير 100W من الطاقة هي أرقام لا يمكن تجاهلها في قطاع يعاني من قيود الطاقة الحرارية. ومع ذلك، فإن التركيز المستمر للشركة على أن مكدسات zHBM ستكون بارتفاع أربع شرائح فقط، مقارنة بالحلول التقليدية التي تصل إلى 12 أو 16 شريحة، يؤكد أن التحدي الحراري لا يزال عقبة هندسية أساسية. هذا التقييد الصريح في كثافة التكدس يشير إلى أن الفوائد الهائلة في كفاءة الطاقة والنطاق الترددي تأتي على حساب الكثافة النهائية للذاكرة، مما يحد من التطبيقات التي تتطلب سعات هائلة. الابتكار واضح، لكنه ليس حلاً سحرياً؛ بل هو مقايضة محسوبة تفرضها فيزياء الحرارة.